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Lattice Semiconductor
Functional Description
Figure 2-7 shows a FPGA system-level block diagram of how the MAC core is instantiated and used when config-
ured to support the Gigabit MAC mode of operation.
Figure 2-7. System Block Diagram for the Gigabit MAC Configurable Option
GMII
gtx_clk_c
125MHz
SYS_CLK
(optional)
PLL
rx_clk_c
txd[7:0]
txen
I/O
FF
I/O
txdc [7:0]
txenc
rxmac_clk
txer
FF
txerc
txmac_clk
cpu_if_gbit_en
GMII
rxd[7:0 ]
I/O
FF
rxdc [7:0]
reset_n
tx_fifodata
tx_fifoavail
rxdv
rxer
I/O
FF
rxdvc
rxerc
tx_fifoeof
tx_fifoempty
tx_sndpaustim
tx_sndpausreq
Receive and
Transmit
User
Application
Logic
tx_fifoctrl
tx_staten
tx_macread
tx_statvec
MAC
hcs_n
haddr
hdatain
tx_done
tx_discfrm
rx_fifo_full
rx_write
Host
Interface
hdataout
hwrite_n
hread_n
hready_n
User
Host
Logic
I/O
Buffers
HI
rx_dbout
hdataout_en_n
hclk
rx_stat_vector
rx_stat_en
ignore_next_pkt
rx_eof
mdc
rx_error
rx_fifo_error
Management
Interface
mdio_en
mdo
SMI
mdi
Tri-Speed Ethernet MAC IP Core
FPGA Top
IPUG51_03.0, December 2010
12
Tri-Speed Ethernet MAC User’s Guide
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